直径30センチのシリコンを、1000分の1まで削る
直径30センチのシリコンの円盤を、厚さ0.75ミリから1マイクロメートルまで削り落とす。厚みの99.9パーセント以上が消えて、板だったものが膜になる。
この円盤の表側には、すでにトランジスタが数百億個並び、その上に金属の配線が十数層積み上がっている。ふつうならここで完成だ。ところが今の最先端工場では、ここから作業が続く。まず表側に別のシリコン板を貼り付けて支えにする。次にウェハーをひっくり返し、裏側のシリコンを研削盤とCMPで削り、最後は薬液やプラズマで仕上げる。0.75ミリあったシリコンが1マイクロメートル前後まで薄くなったところで、露出したトランジスタの底面に向かって、あらためて電源用の金属配線を引き直していく。
この工程が2026年、実験室ではなく量産工場のラインに入った。インテルが1月に世界へ出したノートPC向けプロセッサ「Core Ultra シリーズ3」、開発名パンサーレイクの中身がそれだ。6月にはサーバー向けの「Xeon 6+」、開発名クリアウォーターフォレストが最大288コアで登場し、同じ製法がデータセンターにも降りてきた。そしてTSMCが、1.6ナノメートル世代のA16でこれを追う。
削って、貼って、裏から配線する。工程としては乱暴にすら聞こえるこの手法に、いま業界が数兆円を投じている。
チップの中で、電気と信号が同じ配管を奪い合っていた
なぜこんな面倒なことをするのか。チップの内部を、15階建てのビルだと思ってほしい。
1階にトランジスタが並んでいる。その上の2階から15階までが、配線のフロアだ。ここには二種類のケーブルが通っている。ひとつは計算結果をやりとりする信号線。もうひとつは、トランジスタを動かすための電源線だ。問題は、この二つが同じフロアの、同じ配管スペースを共有していることにある。
電源線は太く、たくさん必要になる。ベルギーの半導体研究機関 imec の試算では、チップ表面の配線資源のうち少なくとも2割が電源のために食われていた。設計者からすれば、信号を通したい場所に電源の太いケーブルが居座っていて、迂回を強いられる。配線は長くなり、混雑し、遅くなる。
もうひとつ厄介なのが電圧降下、いわゆるIRドロップだ。電源は屋上の15階から入ってきて、細い配線を伝って1階のトランジスタまで降りてくる。配線には抵抗があるから、降りるあいだに電圧がじわじわ落ちる。トランジスタが一斉にスイッチした瞬間には、電圧が瞬間的に沈み込む。設計者はこれを見越して、あらかじめ電圧を高めに設定しておくしかない。高めの電圧はそのまま消費電力と発熱に化ける。
AIアクセラレータの登場で、これが限界に達した。かつて100ワットから200ワットだったチップが、いまや700ワットから1,400ワットを食う。電圧は0.75ボルト前後まで下がっているから、電流にすると1,000アンペア級だ。家庭の分電盤が30アンペアであることを思えば、指先ほどのシリコンにその数十倍の電流を、15階分の細い配線を通して流し込んでいることになる。
裏面電源供給（BSPDN）とは、電源を地下に移すこと
答えは単純だ。電源線だけ、地下に移す。
ビルの1階にトランジスタがあるなら、その真下に地下フロアを掘り、太い電力幹線をそこに敷く。上の15階分は信号線だけの専用フロアにする。これが裏面電源供給、Back Side Power Delivery Network、略してBSPDNだ。ウェハーを裏返して削るのは、この「地下フロア」を物理的に作るためである。
効果は二方向に効く。まず、電源が15階分の旅をやめてトランジスタの真下から入るので、電圧降下が激減する。imecのシミュレーションでは、従来方式に比べてIRドロップが7分の1になった。IBMリサーチのダン・デシェーン氏は、20〜30パーセントのIRドロップ低減、最大動作周波数の2〜6パーセント向上、コア面積の5〜15パーセント削減という数字を挙げている。
もうひとつは配線の解放だ。表側から電源が消えれば、そのぶん信号を通せる。しかも隣り合う信号線どうしの間隔を広げられるので、干渉も減る。シノプシスのジム・シュルツ氏は「電源と信号を分けることで混雑が減り、信号経路が短くなり、寄生抵抗と寄生容量が下がる」と説明する。
やり方は大きく三通りある。ひとつめは「埋め込み電源レール」、トランジスタを作る前にシリコンに金属の溝を埋めておく方式。ふたつめが「パワービア」、シリコンを貫く極細の穴を掘って裏の電源を表の最下層配線につなぐ方式。三つめが「直接接続」、裏側から掘った穴をトランジスタのソースとドレインの電極に直接ぶつける方式だ。順に難しくなり、順に効果が大きくなる。インテルが選んだのが二番目、TSMCが選んだのが三番目である。
インテルの PowerVia — 世界で最初に、量産に持ち込んだ
インテルの実装が PowerVia だ。裏面に敷いた太い電源配線から、ナノTSVと呼ぶ極細の縦穴を掘り、表側の最下層配線に突き上げる。この穴は従来のシリコン貫通ビアより500倍も細い。標準セルひとつひとつに埋め込まれる。
インテルはこの技術に10年近くを費やしている。2023年には「ブルースカイクリーク」という試作チップを作った。実験用の回路ではなく、実際の製品に載る予定だったEコアをそのまま裏面電源で作り直すという、かなり本気の試作だ。ここで得たのは技術データだけではない。裏に金属が回り込むと、故障解析でシリコン側から回路を覗くという定番の手法が使えなくなる。それでもデバッグは回るのか。回った、というのがインテルの結論だった。同社のケビン・フィッシャー氏は「失った能力はあるが、裏面は冗長性が高い」と述べ、デバッグ所要時間を1.5日まで縮めたと説明している。
2026年6月のVLSIシンポジウムで、インテルは18Aでの実測値を出した。配線面積が11パーセント減り、動的な電圧の沈み込みは10分の1になり、周波数は最大6パーセント上がるか、あるいは動的消費電力が15パーセント以上下がる。
見落とされがちだが、コスト面の効果も大きい。表側の下層配線から電源が消えると、配線のピッチを緩められる。ピッチが緩めば、高価なEUV露光を何度も重ねる多重パターニングが要らなくなる。フィッシャー氏によれば、下層メタルのマスク枚数と工程数が4割以上減った。裏面に新工程が増えるぶん、表面の一番高い工程が軽くなる。裏面の配線は数百ナノメートルの太い線なので、そちらの製造は相対的に安い。
18Aはリボンフェットと呼ぶ新しいトランジスタ構造と PowerVia の組み合わせで、ひとつ前の Intel 3 に対して電力性能比が最大15パーセント、集積密度が30パーセント改善する。パンサーレイクの演算タイルはアリゾナ州チャンドラーのFab 52で量産され、レビューでは統合グラフィックスの速さと、実使用で16時間級というバッテリー持ちが高く評価された。技術としては、当初の約束を果たしている。
PowerVia の課題 — 熱と、密度と、そして顧客
課題は三つある。
ひとつめは熱だ。インテルは18Aの改良版である18A-Pで、熱抵抗を20〜40パーセント改善したと公表している。裏面電源を入れた側が、わざわざ熱の逃げ道を作り直しているということだ。18A-Pは同じ電力なら9パーセント速く、同じ性能なら18パーセント省電力になり、2026年第2四半期にリスク生産へ入った。
ふたつめは密度だ。PowerViaはナノTSVをいったん表側の配線に着地させる方式なので、トランジスタの電極まで直接届く方式に比べると、稼げる面積が少ない。米調査会社 SemiAnalysis は、この方式を「製造は少し楽だが、直接接続に比べて微細化の取り分は小さい」と評している。実際インテルは、セル設計そのものにも手を入れている。ピン数を調整し、金属ピッチを緩め、セル構造を作り直した。効果を出すには、単に配線を裏に回すだけでは足りない。
そして三つめが、技術ではなく事業の課題だ。2026年第2四半期、インテル・ファウンドリの売上は58億ドル（約9,300億円）で前年同期比31パーセント増、営業損失は21億ドル（約3,400億円）まで縮まった。ここまでは良い。問題は内訳で、外部顧客からの売上はわずか2億9,300万ドル（約470億円）しかない。売上の大半は、インテル自身の製品を自社工場で作った社内取引である。
裏を返せば、PowerViaがどれだけ優れていても、それを買う外部の客がまだほとんどいない。CEOのリップブー・タン氏は、18Aの社内での量産立ち上げ成功が外部顧客への「重要な実証になる」と繰り返し述べている。順番としては正しいが、実証が受注に変わるのはこれからだ。
TSMC の Super Power Rail — 後から出して、密度で抜く
TSMCの答えが Super Power Rail、略してSPRである。A16という1.6ナノメートル世代のノードに載る。
方式が違う。TSMCは裏面から掘ったビアを、表側の配線に着地させない。トランジスタのソースとドレインの電極に、直接ぶつける。寄り道がひとつ減るぶん、抵抗が下がり、表側の最下層から電源用の場所取りが完全に消える。
TSMC自身の説明が、この方式の狙いをよく表している。同社は公式サイトで、A16は「ゲート密度、レイアウト面積、デバイス幅の自由度を、従来の表面電源供給と同じまま維持する」と書いている。つまり、裏面電源を入れたせいで設計ルールが変わってしまい、既存の設計資産を作り直す羽目になる——という事態を避けている。これは顧客にとって、乗り換えコストの話だ。数値としては、ひとつ前のN2Pに対して同じ電圧で8〜10パーセント高速、同じ速度なら15〜20パーセント省電力、集積密度は最大1.10倍になる。
TSMCはこの技術を、はっきりとAIとHPC向けに位置づけている。公式には「複雑な信号配線と高密度な電源網を持つHPC製品に最適」。スマートフォン向けのN2ファミリーには入れない。2026年4月にサンタクララで開いた技術シンポジウムでは、この分岐がさらに明確になった。モバイル・クライアント向けは設計互換と低コストを優先し、AI・HPC向けは電源供給と電流密度と配線混雑を優先する。ロードマップが二本に割れたのである。
供給先として名前が挙がっているのがエヌビディアだ。DigiTimesは2026年8月14日、同社が次世代GPUアーキテクチャ「ファインマン」でA16の立ち上げを加速していると報じた。量産は2028年後半とされる。台湾サプライチェーン発の報道で、エヌビディアもTSMCも公式には確認していない。
Super Power Rail の課題 — 難しさと、ずれた時期
直接接続は、三方式のうち最も難しい。
imecのエリック・ベイン氏は、この方式の位置合わせ精度について「ゲートに触れてしまうようでは駄目で、3ナノメートル程度のオーバーレイが要る」と述べている。3ナノメートルというのは、原子十数個分だ。しかも厄介なことに、貼り合わせと薄化の工程でウェハーは必ず歪む。ベイン氏の言葉を借りれば「トランジスタが思った場所にあると期待しても、そうはならない。これらの工程がすべてウェハーを歪ませるからだ」。歪んだウェハーの上で、原子十数個分の精度を出す。これがSPRの本丸である。
時期にも変化があった。TSMCは公式サイトで、A16を「2026年下半期に量産準備完了」としている。VLSIシンポジウムに出した論文でも、量産目標は2026年第4四半期だ。ところが4月の技術シンポジウムでは、実際の量産立ち上げは顧客次第で2027年になるという説明に変わった。準備は2026年に整うが、ウェハーが本格的に流れ始めるのは翌年、ということである。
その先も直線ではない。2028年に出るA14には、SPRが載らない。第2世代のナノシートで性能を上げるが、電源は表側のままだ。裏面電源が戻ってくるのは2029年のA12で、これはA14をベースにSPRを足したものになる。同じ2029年に出るA13はA14の光学縮小版で、こちらも表側電源だ。
つまりTSMCは、裏面電源を「全部に入れる技術」ではなく「必要な製品にだけ入れるオプション」として扱っている。imecも2026年のロードマップで同じ立場を取り、多くのアプリケーションはBSPDNの恩恵を受けないため、当面は表側電源との併存が続くと整理した。imecの見立てでは、BSPDNが事実上必須になるのは、トランジスタを縦に積むCFETが実用化される2030年代前半である。
ここで面白いのは、インテルが14Aで導入する PowerDirect が、TSMCのSPRと同じ「直接接続」系統の方式だという点だ。TSMCが第一世代でいきなり難しい方を採るのに対し、インテルは第一世代でパワービアを通し、第二世代で直接接続に進む。どちらが賢いかは、歩留まりが出てから分かる。
熱という副作用が、新しい市場をつくる
BSPDNには、原理的に避けられない副作用がある。熱だ。
理屈の上では、BSPDNは温度を下げるはずだった。電圧降下が減れば、その分だけ供給電圧を下げられる。電圧を下げれば消費電力密度が落ち、発熱も落ちる。ここまでは正しい。
問題は、熱の逃げ道である。従来のチップでは、トランジスタが発した熱は分厚いシリコンの中を横に広がりながら、ヒートスプレッダへ抜けていった。0.75ミリのシリコンは、優秀な放熱板でもあったのだ。BSPDNではそのシリコンを1マイクロメートルまで削ってしまう。横に広がる余地がなくなり、熱は局所にこもる。しかも配線を裏返した結果、熱の主経路には配線層の低誘電率材料と、貼り合わせ界面が入り込む。シリコンの熱伝導率が140W/mKなのに対し、酸化シリコンは1.4W/mKしかない。
imecのジェームズ・マイヤーズ氏のチームが80コアのサーバープロセッサでシミュレーションしたところ、BSPDNはホットスポットの温度を最大14度押し上げた。台湾の陽明交通大学の解析では、表面電源で最高57度だったケースが、裏面電源では80度に達している。マイヤーズ氏は「ホットスポットはより小さく、より熱くなる。設計者の注意が必要だ」と警告する。
この副作用が、そのまま新しい投資領域を生んでいる。imecは貼り合わせに使う絶縁膜の熱伝導性を問題にし、窒化アルミなどの材料を評価している。冷却側では、シリコンに直接微細な流路を刻んで冷却液を通すマイクロ流体冷却が実用段階に近づいてきた。マイクロソフトが2025年9月に公表した技術は、最先端のコールドプレートに比べて最大3倍の除熱能力を示し、チップ温度の上昇を最大65パーセント抑えたとされる。裏面電源を入れるほど、冷却に金がかかる。この構図は、当面変わりそうにない。
削る・貼る・測る — 装置と材料の側で何が起きるか
投資家にとって分かりやすいのは、この工程転換が装置と材料の需要をどこに移すか、という点だ。
インテルのケビン・フィッシャー氏の言葉が端的である。「ウェハーの貼り合わせや研削といった、半導体産業では普通ではなかった装置が大量に必要になる」。実際、BSPDNは前工程のラインに後工程の技術を持ち込む。
まず研削とCMPだ。0.75ミリを1マイクロメートルまで削り、しかも全面で厚みのばらつきを40ナノメートル以下に抑える。ウェハー研削装置ではディスコと東京精密という日本の二社が主要な供給者で、これまで主戦場だったHBM向けの薄化に加え、最先端ロジックの前工程という新しい需要が乗る。
次が貼り合わせだ。支持ウェハーを貼るための装置は、ウェハー同士を直接接合するタイプでオーストリアのEVグループが、チップ単位で接合するタイプでオランダのBESIが強い。アプライドマテリアルズやラムリサーチ、東京エレクトロンも、成膜・エッチング・接合の各段階で関わる。
そして測る側だ。裏面から掘るビアを、表側のトランジスタ電極に10ナノメートル、直接接続なら3ナノメートルの精度で合わせる。シリコンは赤外線を通すので、露光装置は赤外光で表側のアライメントマークを透かして見る。ただし歪んだウェハーをダイごとに補正するのは時間がかかる。アプライドマテリアルズは、この課題に対して光学式では届かないとして電子ビーム計測の応用を進めている。KLAをはじめとする検査・計測の領域も、確実に工程数が増える。
設計ツールも書き換えが要る。シノプシスのジム・シュルツ氏は「増えた信号配線資源を使い切るには、EDA側の作り直しがかなり必要になる」と述べる。TSMCの2026年シンポジウムでは、シノプシスとケイデンスがA16とA14に対応したIPと設計フローを揃えたことを表明している。
投資家の視点 — 技術の勝敗と、事業の勝敗は別
この技術で最も稼ぐのは誰か。素直に考えれば、最先端ノードの価格を上げられるファウンドリである。TSMCの2ナノメートルウェハーは1枚3万ドル（約480万円）前後と報じられており、A16は最大4万5,000ドル（約720万円）に達するという観測が Tom's Hardware などで伝えられている。TSMCはウェハー価格を公表しないので、あくまで業界筋の数字だ。裏面電源のために貼り合わせと研削と裏面配線という工程が丸ごと増えるのだから、上乗せそのものは避けられない。
TSMCの2026年第2四半期は、売上が402億ドル（約6兆4,300億円）で前年同期比36パーセント増、粗利率67.7パーセント。2ナノメートルはウェハー売上の3パーセントに乗ったばかりだ。同社は7月に2026年の設備投資計画を600億〜640億ドル（約9兆6,000億〜10兆2,000億円）へ引き上げた。時価総額はおよそ2兆1,500億ドル（約344兆円）である。
対するインテルは、時価総額がおよそ4,670億ドル（約74兆円）。株価はこの1年で一度142ドルまで駆け上がり、9月初旬は89ドル前後まで戻している。1年前の安値は24ドルを割っていた。この乱高下の理由が、そのまま投資家の関心の在り処を示している。5月にウォール・ストリート・ジャーナルが、アップルとインテルが18Aでの製造について暫定合意に達したと報じ、株価が急騰した。両社とも公式には認めていない。1月にはキーバンク・キャピタル・マーケッツのジョン・ヴィン氏が、独自の取材としてMacBookとiPad向けの下位Mシリーズを2027年に18Aで生産すると伝えていた。
つまり市場が見ているのは、PowerViaの性能ではない。外部顧客が来るかどうか、その一点である。インテルの2026年第2四半期の外部ファウンドリ売上2億9,300万ドル（約470億円）という数字は、技術と事業のあいだにまだ橋がかかっていないことを示している。
橋がかかる時期は、ある程度絞られている。14A向けの設計キットは0.5版が完成し、0.9版が2026年10月に顧客へ渡る。CFOのデイビッド・ジンスナー氏は8月26日のドイツ銀行のカンファレンスで、14Aの欠陥密度の低減ペースが「22ナノメートル以来見たことのない水準」にあり、顧客の関心が技術データの評価から生産枠の確保へ移り始めたと述べた。会社側は、顧客の意思決定が2026年下半期から2027年上半期に集中すると説明している。インテル自身は第2四半期に、14Aを2028年に本格量産すると社内で決定した。社内向けのリスク生産は2027年下半期だ。
資本の後ろ盾は厚い。米政府はCHIPS法の資金を株式に振り替える形で約10パーセントを保有し、エヌビディアが50億ドル（約8,000億円）、ソフトバンクグループが20億ドル（約3,200億円）を出資している。2026年の設備投資は200億ドル（約3兆2,000億円）超に引き上げられ、2027年はそれを大きく上回る見通しだ。
一方で、ベンチャーキャピタルの資金はBSPDNそのものには向かっていない。この技術は、数兆円規模の工場を持つ三社にしか実装できないからだ。シリコンバレーの投資家が張っているのは、その周辺——チップの手前とチップの後ろである。2026年3月、データセンターの電力を「チップから送電網まで」設計し直すというクラロスが、ゼネラル・カタリストとレッドセル・パートナーズの共同リードで3,000万ドル（約48億円）のシード資金を調達した。集積型電圧レギュレータと、交直変換の損失を減らす電力ゲートウェイを作る会社だ。同じ四半期には、基板の裏面に電源タイルを載せて縦方向に給電するアンバー・セミコンダクターが3,000万ドル（約48億円）を調達している。
そして5月、アナログ・デバイセズが、集積型電圧レギュレータのエンパワー・セミコンダクターを15億ドル（約2,400億円）の現金で買収すると発表し、7月7日に完了した。同社はフィデリティやキャピタルGなどから1億4,000万ドル超を調達してきたベンチャーである。半導体分野へのVC投資は2026年に入って107億ドル（約1兆7,000億円）規模に達しており、電力供給はその中で明確に厚みを増している領域だ。
構図はこうなる。ダイの内側の電源革命はインテルとTSMCとサムスンが取り、そのために増える工程は装置・材料メーカーが取り、ダイの外側で残った電力の無駄はスタートアップが取りに来ている。
これから、いつ何が分かるのか
2026年10月、インテルの14A設計キット0.9版が顧客に渡る。ここから2027年前半にかけて、外部顧客の採否が固まる。年末12月にはサンフランシスコで国際電子デバイス会議が開かれ、各社が裏面電源の実データを出してくる。TSMCのA16は年内に量産準備を完了し、実際のウェハー投入は2027年に本格化する見込みだ。
2027年は三つの節目が重なる。サムスンが2ナノメートル世代のSF2Zで裏面電源の量産に入る計画で、こちらもトランジスタ電極への直接接続方式を採る。インテルは14Aの社内向けリスク生産を下半期に始める。そしてTSMCのA16が量産の立ち上がりを迎える。
2028年、インテルが14Aを本格量産に移す。同じ年、TSMCはA14を出すが、これには裏面電源が載らない。エヌビディアがA16でファインマン世代を量産に乗せるのが2028年後半とされる。裏面電源を必須とするAI向けと、表側電源のまま進むモバイル向けが、はっきり二本の道に分かれる年になる。
2029年、TSMCがA12でSPRを本格投入する。ここで初めて、TSMCの主力ロードマップに裏面電源が組み込まれる。
より長い時間軸では、imecが2026年6月に示したロードマップが基準になる。CPP（ゲートの繰り返し間隔）は2030年前後のA10世代で42ナノメートルに達し、そこで縮小が止まる。以降の密度向上はセルの高さを詰めることと、トランジスタを縦に積むCFETに移る。そしてCFETを実装するには、裏面電源が前提になる。imecはCFETの本命時期を2033年前後のA7世代と見ている。
いま起きているのは、その長い移行の第一段階だ。ウェハーを裏返して削るという乱暴な工程が、あと十年かけて標準になる。日本の研削装置メーカーにとっても、貼り合わせ材料のメーカーにとっても、この十年は追い風が続く。ラピダスも2ナノメートルの量産を2027年に控え、1.4ナノメートル世代の開発を2026年に開始する計画で、裏面電源はLSTCがimecとIBMを橋渡しする形で開発対象に入っている。
技術の勝敗は、2026年時点ではインテルが半年から1年先行している。事業の勝敗は、まだ何も決まっていない。
